Verificación de código
VHDL para FPGAs

Inscripción

FECHA

30 de junio –  3 de julio de 2025

HORARIO

14:00 – 19:00 horas (CET Madrid)

Curso de formación online

20 horas
4 días × 5h

No te dejará indiferente

Este curso está focalizado en la metodología para el desarrollo y verificación de lógica programable en FPGAs y SoCs utilizando VHDL, siguiendo los estándares de seguridad requeridos en proyectos de misión crítica.

Su objetivo es presentar las metodologías, herramientas y buenas prácticas de diseño para afrontar con éxito la verificación de FPGAs.

Incluye la realización de casos prácticos de verificación de código VHDL usando la herramienta ModelSim donde se generarán las evidencias de certificación requeridas por los estándares de seguridad.

El curso está orientado hacia personas con nociones en el desarrollo de proyectos bajo normativas de seguridad provenientes del ámbito software. Se requieren conocimientos de VHDL a nivel básico.

Los asistentes recibirán las diapositivas del curso en formato pdf y los distintos casos prácticos resueltos.

El Formador

Ingeniero de Electrónica y Telecomunicaciones y Máster en Robótica, con veinte años de experiencia en sistemas embebidos. Combina la experiencia en desarrollo hardware y software con la certificación de sistemas críticos.

Temario

   • Planning
   • Requirements Capture
   • Detailed Design
   • Requirements Capture
   • Detailed Design
   • Implementation
   • Verification & Validation

   • RTL versus behavioral code
   • Good coding practices & coding standards
   • Numeric libraries
   • SEU Mitigation
   • Fault-tolerant systems
   • Secure your desing

   • Basics of regression testing
   • HDL Simulation
   • Cross-clock domain analysis
   • Static timing analysis
   • Netlist simulation
   • Hardware testing

   • Functional coverage
   • Assertions
   • Constrained random verification

   • UVVM
   • VUnit

   • Design tools and verification tools
   • Tool qualification versus tool assessment

   • Creation of a demo project
   • Python for VHDL testing
   • Installing 3rd party libraries
   • Libraries for data analysis
   • Regression testing
   • Generating test data
   • Synthesis and implementation
   • Back annotated testing

Precio

El precio estándar es de 1.350 € por asistente.

Bonificaciones al precio:

  • Inscripciones realizadas antes del 30 de mayo: 1.200 € por asistente
  • Inscripciones de 3 o más personas de la misma compañía: 20% de descuento

Inscripción

Una vez recibida tu petición de inscripción, te enviaremos un correo electrónico para indicarte cómo confirmarla.

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